从做工程师第一天起就要设想如何进行硬件测试

2021-06-24 admin 未知
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  工程策画项目中最令人昂扬的期间之一即是第一次将硬件移到实行室计算起首集成测试的期间。开采流程中的这个阶段每每需求很长时

  工程策画项目中最令人昂扬的期间之一即是第一次将硬件移到实行室计算起首集成测试的期间。开采流程中的这个阶段每每需求很长岁月,也会对全盘的项目工程师变成很大的压力。可是,现有的器械和举措能减轻压力,助助胀动项目进步。

  让咱们来看一下,若何正在将策画胀动到更高层面的流程中最时势部地省略或许爆发的任何题目,以及若何急速亨通地通过调试阶段。

  全盘工程师都真切,跟着开采经过的胀动,改正题目的本钱也会相应推广。一朝策画计划最终定型并投产,再改正引脚输出失误的本钱必定高于早期策画评估时改正的本钱。其它,正在测试与集成方面也同样存正在本钱题目,越早思虑硬件、FPGA、体系等的测试题目并编写测试模范,就越便于工程策画团队思虑到须要的测试点、结合和成效性。测试的方针是确保能推出可餍足用户完全央求的安总共系。是以,咱们务必确保测试能外现全盘央求,而成效测试则央求应能完成流程通报并可跟踪策画央求(即每个测试均应餍足其所对应的需求)。

  其它,对策画验证模子举行编辑也是一种格外好的做法,能精细证明测试每项成效央求的举措,如完全的测试、领悟或读取举措(条款是正在另一个项目上较早明了或测试了相干央求)。文档(图1)或许还涉及哪些测试需用于策画验证,以及哪些用于坐褥运转。正在项目阶段早期即完结上述文档,可确保体系策画团队和测试筑设的策画团队获取明了的根本举措。

  可是,正在举行成效性测试之前,策画工程师还务必确保底层硬件确凿切性。他们每每需求包罗电源、本能和硬件根本验证等实质的硬件级测试模范,而硬件根本验证需正在成效测试之进取行。

  明了需求何种测试筑设以及什么样的本能格外厉重,比方需求领悟信号爆发器和逻辑领悟器是否能供给足够的存储深度和做事频率?其它,还需明了是否需求更专业化的测试筑设,如肆意波形天生器、高巩固性频率参考等。

  正在硬件的策画流程中,或者应搜罗几项策画性子和成效,以使电途板的测试可能更简单。相干央求或许比力简便,也或许较有深度。

  最简便也是最常睹的测试规则是正在全盘电压源上睡觉测试点,这避免了打听焊接点时变成损坏的或许性。可是,再有一种比力好的设施,是让结合接地(0V)返回的焊盘接近电压测试点,从而简化测试做事。若采用高值电阻来守卫这个测试点,就能束缚测试满意外短途境况下的电流。咱们也可思虑给这些焊盘增加测试引脚,使其结合到可随后正在坐褥运转时候记载结果的自愿测试体系上。

  其它,监控时钟和复位输出的成效至合厉重。是以,正在复位线途上睡觉测试点不矢为一种好设施。其它,还应确保确切端接不应用的时钟缓冲器并增加测试点,从而便于对时钟举行打听。其它还可思虑增加测试端口,通过信号爆发器、逻辑领悟仪或其他测试器械来完成信号的注入和提取。

  为了助助原型策画到达功耗央求,倘若或许,每每比力好的做法是正在电压调度器的输出端串联低值电阻(10毫欧、100毫欧等),以便精准衡量电源轨上的电流。

  稠密FPGA器件也都能供给采用温度二极管监控芯片温度的举措。需求念设施为二极管供给恒定电流。测定芯片温度有助于咱们确保结温不赶过额定值。要确保全盘组件都合意就位,明了是否切合策画计划的央求,出格是倘若惟有一个上拉或下拉电阻应就位并采选装备形式时更是如斯。

  反省完印刷电途板上的各组件之后,下一步即是初度给电途板加电。对待任何工程师来说,这都诟谇常告急的期间。可是,正在策画阶段(测试点、电流感测电阻等)编制的测试规则将正在这时阐发很大的协助效用。第一步是确保负载点和其他稳压器的功率输出不爆发短途返回。您或许会正在带载器件(具有高电流央求)的电源轨上发掘低阻抗,可是阻抗应大于1欧姆。

  对待业界率先完成的同类型策画(即新产物初度举行实践修建)而言,咱们或者应当同意更深切的策画计划,比方将电源与下逛电子器件举行散开执掌。如此,咱们就能确保电源和上电循序都能平常做事,从而避免下逛组件的应力过大或损坏。更精细的前端策画阶段有助于测试做事的例子再有一个,那即是确保JTAG端口除了正在体系中对全盘FPGA或执掌器举行编程除外还能有更众用途,比方通过鸿沟扫描测试来举行初始的硬件验证等。鸿沟扫描测试对正在测试阶段早期省略硬件策画危急格外有效,同时也央求对策画计划举行优化,以确保最时势部地笼罩鸿沟扫描器件。

  体系第一次来到实行室时,您要做的第一件事故即是确定硬件底层模块是否适合做进一步的测试。相干反省搜罗模块的开始通电测试,这是个告急的流程。刚拿到模块,您盼望确保其正确投产,可能告捷完成初度通电启动。第一步即是确保全盘的组件都各就其位,引脚“1”确切定位,并且任何带极性的组件都正确睡觉。策画中每每或许包罗稠密无需反省定位的组件,比方那些适合分别版本或分别修建选项的组件。

  倘若您确定全盘电源轨都没有短途,那么下一步就该加电了。首次加电时,我方向于采用分两个阶段举行的计划。第一个阶段是采用低电压(0.5V)和低电流,以确保不错过信号层或电压轨之间的任何短途境况;第二个阶段是用确切的做事电压正在设定的电流限值内加电,看看是否获取预期电流(不要忘了冲入电流题目)。

  告捷给策画计划加电后,下一步即是确定电源上电的排序、复位以实时钟是否能按设念的做事。切记,要确保复位时长胜过全盘时钟,并正在开释之前处于巩固形态。明了硬件性子的下一步即是确保能通过JTAG链看到硬件,这使咱们不单能对FPGA编程,并且还能奉行鸿沟扫描测试。鸿沟扫描测试能助助咱们急速测试器件之间的互连,通过测试存储器可确保其平常做事,如开采回环接插件也可反转输入输出。JTAG和鸿沟扫描测试可正在进一步精细的测试之前消释策画危急。

  倘若您的策画正在硬件和FPGA层面上都很杂乱,那么简化版的RTL将有助于测试开采板以及FPGA和外设(图2)之间的接口。对高速接口策画而言,更是如斯。咱们可连结采用优化的RTL和赛灵思 ChipScope?器械来捉拿数据,以及预载了数据形式的Block BRAM来阐发引发效用。这种举措对采用ADC和DAC结合FPGA的境况加倍有效。正在此境况下,您应阐发FPGA的可再编程性子来最时势部地举行策画开采,完成ADC和DAC的参数测试,譬喻噪声/功率比、无杂散动态边界和有用比特位数(effective-number-of-bit)阴谋等。

  其它,您还应当充足欺骗FPGA供给的资源,加倍是赛灵思System Monitor和XADC,格外有利于监控芯片上的电压轨,进而还能有助于验证正在策画阶段所奉行的电源完备性领悟。其它,上述手艺还能简单地告诉芯片温度,这对情况测试以及芯片温度的功耗相合等都有助助。

  众半境况下,简化RTL策画并采用FPGA供给的资源对精准定位未按预期做事的区域都有极大的助助。

  正在一步步胀动测试谋略的流程中,您或许会遭遇一两个题目,如未能完成预期的成效,或正在成效方面无法餍足所需的本能程度。不要忧愁,咱们能通过很众考察举措来确定题目来源和所需的订正设施。

  正在上述境况下,不要急于立刻做出改正。起首,要从头反省策画计划,出格是道理图和数据手册等策画音信。倘若题目与FPGA相合,则应反省引脚管制文献是否适合策画需求,由于有或许文献与策画分别步。

  倘若偶然找不出什么彰着失误,则没关系阐发一下互联网的上风,去网上看看其他工程师是否也遭遇过跟您同样的题目。网上有良众论坛,您可正在那里向其他策画职员提问。Programmable Planet和赛灵思论坛都可为基于FPGA的策画供给渊博的扶助。

  说结果,硬件调试是工程策画中极富挑衅,但又极具成绩的构成一面。若正在策画早期阶段即思虑到测试题目,并正在策画中包罗测试所需的各元素,就能明显简化调试做事。采用ChipScope、System Monitor和XADC等全盘可用的资源来调试体系,外加合理欺骗守旧测试筑设,咱们就能告捷完结开采做事。

  图2:这里的优化代码是从结合输出的简便DAC接口到已知形态的代码片断,可能天生Fs/2的正弦波。此类代码的轨范版或许罕有百行的长度。